VHDL描述的是硬件，這個(gè)你不能完全以類似C等高級(jí)語言程序的方法去分析它。

       所以對(duì)于你說的運(yùn)行還沒有結(jié)束，這種說法是不對(duì)的，所謂順序僅僅是指語句按序執(zhí)行上的順序性，這并不意味著PROCESS 語句結(jié)構(gòu)所對(duì)應(yīng)的硬件邏輯行為也具有相同的順序性。

       敏感信號(hào)可以理解為當(dāng)一個(gè)電路的輸入，任何時(shí)候當(dāng)它發(fā)生變化時(shí)，電路也會(huì)重新對(duì)輸出進(jìn)行運(yùn)算。（一個(gè)進(jìn)程你可以把它看成是一個(gè)電路信號(hào)流程框圖）。

至于，你說敏感信號(hào)沒有變化，進(jìn)程也運(yùn)行了的問題，不知道你是怎么測試的，具體代碼是怎么樣的，所以沒有辦法給你詳細(xì)說明！按說這是不可能發(fā)生的。