錯(cuò)了,你的M,N是輸出端口,在VHDL中不能被用來賦值,你可以用信號(hào)來代替M,N!
不過你的邏輯是沒有錯(cuò),只是對(duì)VHDL了解還不夠深,多多加油啊!
小弟剛學(xué)VHDL語言,請(qǐng)問 （A+B）’*C 也就是A拔乘C加上B拔乘C 用VHDL語言編譯,
小弟剛學(xué)VHDL語言,請(qǐng)問 （A+B）’*C 也就是A拔乘C加上B拔乘C 用VHDL語言編譯,
Library ieee;
Use iee.std_logic_1164.ALL;
Entity TEST is
Port (
A,B,C :in std_logic;
M,N,Y :out std_logic);
End TEST;
Architecture LOGIC_FUNCTION of TEST is
Begin
M
Library ieee;
Use iee.std_logic_1164.ALL;
Entity TEST is
Port (
A,B,C :in std_logic;
M,N,Y :out std_logic);
End TEST;
Architecture LOGIC_FUNCTION of TEST is
Begin
M
其他人氣：323 ℃時(shí)間：2020-09-24 06:39:26
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