lock從0升到1（上升沿）,讓regl為d
clk從0升到1,讓s為1
第一句無論不加括號,lock='1'and lock 'event 都會被當(dāng)成一個完整的表達(dá)式
請教VHDL 語言 if lock='1'and lock 'event then regl
請教VHDL 語言 if lock='1'and lock 'event then regl<=d; if(clk'event and clk='1') then s<='1';
這兩句的意思,第一句沒有括號有點迷惑了
這兩句的意思,第一句沒有括號有點迷惑了
英語人氣：507 ℃時間：2020-05-14 06:56:03
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